IBM تكشف عن رقاقة "نانوستاك" لتمديد قانون مور لعقد آخر

كشفت شركة IBM عن تقنية رقائق إلكترونية رائدة تعد بتمديد مسار قانون مور لعقد آخر من الزمان، مما يمهد الطريق لأجهزة حاسوب أسرع وأكثر كفاءة في استهلاك الطاقة بشكل ملحوظ. يضم النموذج الأولي الجديد للرقاقة، الذي أنتجته الشركة العملاقة للتكنولوجيا، ما يقرب من 100 مليار ترانزستور مكدسة على مساحة لا تتجاوز حجم ظفر الإصبع، مما يضاعف كثافة تقنيتها المتطورة السابقة التي أعلنت عنها في عام 2021. ويمثل هذا التصميم المبتكر، الذي أطلق عليه اسم "نانوستاك" (nanostack)، تحولًا محوريًا في بنية الرقائق، متجاوزًا التوسع الأفقي التقليدي إلى نهج التكديس العمودي. على مدار أكثر من نصف قرن، دفعت صناعة أشباه الموصلات القدرة الحاسوبية إلى الأمام بالالتزام بقانون مور، الذي ينص على مضاعفة عدد الترانزستورات على الرقاقة كل عامين تقريبًا. وقد تحقق ذلك بشكل أساسي عن طريق تقليص حجم الترانزستورات الفردية باستمرار. ومع ذلك، في السنوات الأخيرة، اقتربت الترانزستورات من حدودها الفيزيائية، حيث وصلت إلى أحجام تبدأ فيها ميكانيكا الكم في التدخل في وظائفها، مما يجعل المزيد من التصغير مستحيلًا. للتغلب على هذا الحاجز الأساسي، يتجه المهندسون في جميع أنحاء الصناعة الآن إلى استراتيجية تشبه التخطيط الحضري: البناء للأعلى بدلاً من التوسع للخارج. تعتبر بنية "نانوستاك" من IBM مثالاً بارزًا على هذا التكامل العمودي. يقوم التصميم الجديد بتكديس الترانزستورات عموديًا في طبقتين متميزتين على شريحة سيليكون واحدة. وقد أكد جاي غامبيتا، مدير أبحاث IBM، على أهمية هذا الإنجاز، مشيرًا إلى أنه "ليس مجرد خطوة تدريجية... إنه قفزة ذات مغزى إلى الأمام". ويتفق معه خبراء الصناعة مثل دان هاتشيسون، نائب رئيس TechInsights، واصفًا إياه بأنه "تحويلي" ويتوقع أنه "يضيف 10 إلى 15 عامًا أخرى إلى خارطة الطريق". وتفيد IBM أن الرقائق المصممة بهذا النهج الجديد يمكنها إنجاز ما يصل إلى 50% عملًا إضافيًا في نفس الفترة الزمنية وتحقيق كفاءة في استهلاك الطاقة تصل إلى 70%، وهو عامل حاسم لمراكز البيانات التي تعاني من استهلاك الطاقة. تتضمن عملية تصنيع رقاقة "نانوستاك" من IBM بناء الطبقات على غرار الكعكة. يتم أولاً تصنيع الترانزستورات على طبقة واحدة من السيليكون، ثم توضع طبقة أخرى من السيليكون فوق هذه الأجهزة، ويتم تصنيع مجموعة ثانية من الترانزستورات مباشرة فوقها. بعد ذلك، يتم إنشاء التوصيلات الكهربائية بين طبقتي الترانزستورات. يُعرف هذا التكديس العمودي، الذي يجمع بين نوعين من الترانزستورات، باسم الترانزستور ذي التأثير الميداني التكميلي (CFET). وبينما تستكشف شركات تصنيع الرقائق الكبرى الأخرى مثل Intel و Samsung و TSMC، جنبًا إلى جنب مع مختبرات الأبحاث مثل Imec، تقنيات CFET أيضًا، تميز IBM تصميمها بترتيب الترانزستورات في الطبقة الثانية بشكل متعرج بالنسبة للطبقة الأولى، مما يبسط الأسلاك ويوفر مزايا أخرى على الأساليب البديلة ثنائية الطبقات مثل 3D V-Cache من AMD. على الرغم من الوعود الكبيرة، يمثل توسيع نطاق هذه التكنولوجيا تحديات كبيرة. فبينما قد تسعى شركات تصنيع الرقائق إلى إضافة المزيد من الطبقات، تصبح أخطاء التصنيع أكثر إشكالية؛ حيث يؤدي أي خلل في أي طبقة إلى جعل الرقاقة بأكملها غير صالحة للاستخدام، مما يؤدي إلى ارتفاع معدلات الفشل وزيادة التكاليف. عقبة أخرى حاسمة هي "الميزانية الحرارية"، التي تتطلب من المهندسين تطوير كل طبقة لاحقة دون إتلاف توصيلات الطبقة السفلية، مما يستلزم عمليات تصنيع تحت 400 درجة مئوية. لقد تغلبت IBM على هذا التحدي الحراري لتصميمها ثنائي الطبقات، على الرغم من أن أساليبها المحددة لا تزال غير معلنة. كما تساهم الأبحاث الأكاديمية، مثل تلك التي يجريها فريق البروفيسور تشينغ كاو، في إيجاد حلول للتكديس في درجات حرارة منخفضة، مما يضمن استمرار تطور تصميم الرقائق المتقدمة في المستقبل.